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电子工程代写|计算机系统结构代写Computer Systems Architecture代考|PWM Effectiveness

The main application benchmarks in two different scenarios is used for the evaluation of the effectiveness of the PWM-based activity setting, i.e. the interference control. On the main core, the TACLeBench benchmark is executed in every case. The two benchmarks for the competing application cores are Read benchmark: This artificial benchmark generates high read traffic on the shared interconnect and the memory by performing read accesses to memory and does not profit from local data caches,

TACLeBench [17]: A benchmark suite which is application oriented and generates realistic traffic on the shared interconnect and memory and profits from local data caches. Example algorithms used are JPEG image transcoding routines, GSM provisional standard decoder, H.264 block decoding functions, Huffman encoding/decoding and Rijndael AES encoding/decoding.

The two benchmarks are executed in the two scenarios with and without local caches enabled (L1 instruction and data caches). These scenarios show that the technique also works for very high interference configurations. Furthermore, disabling the caches is relevant for creating the single core WCET as mentioned in Subsect. 3.1. In both scenarios, no external memory is accessed and the internal L3 platform cache is configured as shared SRAM to reduce memory access delay and focus on interferences in the interconnect. The activity of the competing cores has been set by the PWM signal in parallel for all cores from $0 \%$ to $100 \%$ in steps of $10 \%$. The execution time of the main application is measured. Figure 3 shows the results of the scenario without local caches. It can be observed that for the Read benchmark thwarting the competing cores by $10 \%$ still reduces execution time of the main application by nearly $30 \%$. The decrease stays very intensive until the competing cores reach an activity rate of $60 \%$. Below $60 \%$ the execution time of the main application decreases nearly linearly. The TACLe benchmark performs nearly $15 \%$ better in case competition is reduced from $100 \%$ to $90 \%$. Below this value, the execution time decreases more or less linear until the competition is zero.

电子工程代写|计算机系统结构代写Computer Systems Architecture代考|Closed Loop Controller

We evaluated the closed control loop using TACLeBench as main application and Read as bad guys running on seven cores in parallel. We set a maximum slowdown of $4 \%$ as target performance of the main application compared to stand-alone execution.

Figure 5 shows the performance of the TACLeBench over time (upper part) and the development of the slowdown over time (lower part) without any interference control and with simple threshold-based control. The upper part presents the number of executed instruction per $\mu \mathrm{s}$. It can be seen that the uncontrolled execution takes about $10 \%$ longer for execution at the end. The diagram in the lower part represents the slowdown of the main application as tracked by the Fingerprinting. Since tracking of progress is based on discrete steps, the performance reductions are manifested in sharp steps. The following phases of smooth performance increases are caused by relative distribution of a slowdown over a longer time, i.e. a one-time delay at the start of the application of $5 \%$ is reduced over the total execution time to a much lower slowdown. The dotted line represents the threshold (4\%) i.e. the maximum target slowdown of the main application.

As can be seen in the figure, TACLeBench experienced a slowdown of about $10 \%$ over the complete execution time if no control mechanism is applied. With our simple control, the target of $4 \%$ maximum slowdown is reached at the end. The grey shaded boxes identify the times when the other seven cores are active. No grey shading means that the other cores are disabled by the control mechanism. At first glance, the competing cores are most of the time disabled meaning that applications running on these cores will not get much execution time. But, note that the competing applications are seven bad guy applications flooding the shared resources with maximum traffic. However, even in this simple control case, the other cores each get $23.4 \%$ processing time.

电子工程代写|计算机系统结构代写Computer Systems Architecture代考|EE282

电子工程代写|计算机系统结构代写Computer Systems Architecture代考|PWM Effectiveness

两个不同场景中的主要应用基准用于评估基于 PWM 的活动设置的有效性,即干扰控制。在主内核上,TACLeBench 基准测试在每种情况下都会执行。竞争应用程序内核的两个基准是读取基准:此人工基准通过执行对内存的读取访问,在共享互连和内存上产生高读取流量,并且不从本地数据缓存中获利,

TACLeBench [17]:一个面向应用程序的基准套件,在共享互连和内存上生成真实的流量,并从本地数据缓存中获利。使用的示例算法是 JPEG 图像转码例程、GSM 临时标准解码器、H.264 块解码功能、Huffman 编码/解码和 Rijndael AES 编码/解码。

这两个基准测试在启用和不启用本地缓存(L1 指令和数据缓存)的两种情况下执行。这些场景表明该技术也适用于非常高的干扰配置。此外,禁用缓存与创建单核 WCET 相关,如 Subsect 中所述。3.1。在这两种情况下,都不访问外部存储器,内部 L3 平台缓存配置为共享 SRAM,以减少存储器访问延迟并专注于互连中的干扰。竞争内核的活动已由来自所有内核的 PWM 信号并行设置0%至100%在步骤10%. 测量主应用程序的执行时间。图 3 显示了没有本地缓存​​的场景的结果。可以观察到,对于 Read 基准测试,通过10%仍然将主应用程序的执行时间减少了近30%. 在竞争核心达到60%. 以下60%主应用程序的执行时间几乎呈线性下降。TACLe 基准测试的性能几乎15%更好的情况下竞争减少100%至90%. 低于此值,执行时间或多或少线性减少,直到竞争为零。

电子工程代写|计算机系统结构代写Computer Systems Architecture代考|Closed Loop Controller

我们使用 TACLeBench 作为主要应用程序和 Read 作为在七个并行内核上运行的坏人来评估闭环控制环。我们将最大减速设置为4%与独立执行相比,作为主应用程序的目标性能。

图 5 显示了 TACLeBench 随时间推移的性能(上部)和随时间推移的减速发展(下部),没有任何干扰控制和简单的基于阈值的控制。上半部分表示每条执行指令的数量米s. 可以看出,不受控制的执行大约需要10%最后执行的时间更长。下半部分的图表代表了指纹识别跟踪的主要应用程序的减速。由于进度跟踪是基于离散步骤的,因此性能下降表现为急剧的步骤。以下阶段的平稳性能提升是由较长时间内的相对减速引起的,即在应用程序开始时的一次性延迟5%在总执行时间上减少到更低的减速。虚线表示阈值(4\%),即主应用程序的最大目标减速。

如图所示,TACLeBench 经历了约10%如果没有应用控制机制,则在整个执行时间内。通过我们简单的控制,目标4%最后达到最大减速。灰色阴影框标识其他七个内核处于活动状态的时间。没有灰色阴影意味着其他内核被控制机制禁用。乍一看,竞争内核大部分时间都被禁用,这意味着在这些内核上运行的应用程序不会获得太多执行时间。但是,请注意,竞争的应用程序是七个坏人应用程序,它们以最大流量淹没共享资源。然而,即使在这个简单的控制案例中,其他核心也各自获得23.4%处理时间。

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